`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2024/11/11 10:15:04
// Design Name: 
// Module Name: tb_fms_test
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module tb_fms_test;
    reg clk;
    reg reset;
    reg x;
    wire z;
  fsm_test i1(
    .clk(clk),
    .reset(reset),
	.x(x),
    .z(z)
);  
    initial begin
        clk = 0;
        reset = 1;
        x = 0;
        #100 reset = 0;
        repeat(200) begin
            x = {$random}%2;
            #30;
        end
        $stop;
    end
    
    always #10 clk = ~clk;
  

    initial begin
    	$dumpfile("wave.vcd"); // 声明输出文件名
    	$dumpvars(0, tb_fms_test); // 记录信号，可以根据需要记录指定级别的信号
	end

endmodule
